Mappe di Karnaugh VS Algoritmo di Quine-McCluskey

[Tekonoris]

Stò cominciando a studiare i circuiti combinatori e precisamente le mappe di Karnaugh e l'algoritmo di Quine-McCluskey.
Leggendo (stò ancora studiando...) mi sono imbattuto nel temine "Alea Statica" che in sostanza, se ho capito bene, aggiunge una ridondanza sulle Mappe di K per evitare inconvenienti sui transitori (ritardi sul segnale).
Lo stesso concetto (immagino in modo diverso) deve essere fatto anche sull'Algoritmo di Q ?

Altra domanda: se ho capito bene è meglio utilizzare le Mappe fino a un massimo di 4 ingressi, oltre è meglio l'Algoritmo. Corretto ?

Grazie

[Tekonoris]

Credo di aver capito. Provo a riassumere, se qualcuno ha voglia di correggermi, E' BEN ACCETTO !

Usando questa mappa:

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

Mappe di Karnaugh:
Raggruppando:

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

Dentro al rettangolo Scuro: A' B' C' + A' B D (minimo per rispettare le uscite)
Dentro al rettangolo Chiaro: A' C' D (ridondanza)

Algoritmo di Quine-McCluskey
Tabella della verità (codice 1) già in odine di quantità di 1:
ABCD
----------
0000 (1)
----------
0001 (2)
----------
0101 (3)
----------
0111 (4)


Accorpamento:
[A] 000_ (1,2) (A' B' C')
[B] 0_01 (2,3) (A' C' D)
[C] 01_1 (3,4) (A' B D)

Riduzione:

Sorgente FidoCadJ | Ingrandisci | Cos'è Fidocad

elimino la riga [B] perché già coperta dalla [A] e dalla [C].

Conclusione 1:
1) Sia la Mappa che l'Algoritmo escono con lo stesso risultato.
2) La Mappa non essendo analitica, è interpretabile e quindi potrei NON mettere tutte le ridondanze (basta che copro gli 1).
3) L'Algoritmo mette tutte le combinazioni.

Alea Statica e Dinamica
Alea = Variazione NON voluta di stato da 1 a 0 a 1 quando un ingresso cambia, ma l'uscita non dovrebbe cambiare stato (dovrebbe rimanere a 1).

L'alea statica deriva da 1 adiacenti non coperti dal raggruppamento (Mappa).
L'alea Dinamica viene eliminata se viene eliminata quella statica (perché da quella deriva).

Conclusione 2 (per evitare le Alee):
Sulla Mappa devo coprire tutti i casi di 1 adiacenti e inserirli nel circuito finale.
Sull'algoritmo devo evitare la semplificazione.

Domanda:
Nella realtà cosa viene fatto ?
Se 0% è semplificazione e 100% è ridondanza, cosa si considera ?
Immagino 100% e al massimo semplificazione in base a combinazioni poco probabili o impossibili ?

Grazie

[IsidoroKZ]

Qualche risposta qua e la` e neanche per ordine (non mi ricordo tutto l'argomento )

Usare le mappe di Karnaugh oltre 4 ingressi e` decisamente complicato, perche' abbiamo fogli bidimensionali! All'esame di circuiti logici, il prof, che era un simpaticone , mi aveva chiesto una mappa di Karnaugh con 5 ingressi, ne avevo dovuto disegnare due vicine ciascuna a 4 ingressi, ma non e` una cosa che si fa.

Come dici nel secondo messaggio, le alee statiche sono degli errori sulle uscite che capitano quando cambia un ingresso e l'uscita, che dovrebbe rimanere ferma, passa brevemente per lo stato opposto. Dipendono dai ritardi interni del circuito.

Tieni presente che normalmente si ragiona in termini di somma di prodotti con reti AND-OR (si coprono gli 1 sulla mappa di Karnaugh), ma si possono anche coprire gli zeri usando un prodotto di somme quindi una rete OR-AND. Nel primo caso la rete puo` essere implementata tutta con porte NAND, nel secondo caso con porte NOR. In questo caso l'alea si potrebbe avere quando si passa da uno 0 a uno adiacente non coperto dallo stesso minterm.

Come si fa in pratica? Non si fa . Nel senso che non ho mai visto usare il metodo di Quine-McCluskey a mano).

Per reti molto semplici si possono usare le mappe di Karnaugh, eliminando le alee statice SOLO se proprio serve. Ad esempio se l'uscita deve accendere un led visto da un umano, chi se ne frega di un'alea statica. Se invece un'uscita va sul clock di un flip flop, allora bisogna toglierla, perche' un'alea potrebbe essere sufficiente a far commutare il flip flop anche quando non dovrebbe.

MA, dopo aver tolto l'alea statica, bisogna cercarsi un altro lavoro perche' mandare l'uscita di una rete combinatoria sul clock di un flip flop e` una porcheria immonda, e se il capo e` competente, ti licenzia !

Attualmente praticamente tutte le reti combinatorie sono progettate in modo automatico, e se sono un po' complicate neanche Quine-McCluskey su calcolatore ce la fa e si usano metodi euristici.

[Tekonoris]

Grazie per le precisazioni.
Non mi è chiarissimo perché non si possano mandare a un ingresso di un flip flop, ma visto che è per hobby, non mi dovrebbe licenziare nessuno
Sono dietro a quest'argomento (che trovo molto interessante) perché nel primo capitolo del libro sulle FPGA che stò studiando, dà per scontato che io le conosca... Inoltre in un altro post sulle FPGA mi avevate vivamente consigliato di approfondire.

Grazie ancora.

[Max2433BO]

Caio Tekonoris, se ti può servire avevo scritto qualcosa sull'argomento qui, qui e qui, sono nozioni a livello istituto superiore (io non sono andato oltre ) per cui non so quanto ti possano essere d'interesse.

Max

[stefanopc]

Hai provato ad utilizzare una matrice a diodi piu qualche not?
In alcuni casi è molto più semplice e si evitano la gran parte dei problemi dovuti alla incertezza in uscita durante i cambi di stato.
Io ci avevo fatto la prova di esame alla maturità.
Dovevamo realizzare una tastiera di una calcolatrice.
Con le porte logiche era da pazzi, ricordo scene strazianti.

Ciao

[Tekonoris]

Caio Tekonoris, se ti può servire avevo scritto qualcosa sull'argomento

Fantastico ! Grazie 1000.

Hai provato ad utilizzare una matrice a diodi piu qualche not?

Tutto l'argomento è legato alle FPGA e quindi non credo di poter "uscire" dalle porte logiche, comunque appena arrivo alla sezione sulla realizzazione pratica vedo cosa si può fare (come dicevo mi sono fermato al capitolo 1 per evidente mancanza di nozioni... appena ho ben compreso (spero) l'argomento, proseguo con il libro).

Grazie a tutti

[Max2433BO]

Di nulla!!!